蓝冠招商《Q374919》 上个月，蓝冠官网 我们通过讨论寄存器以及如何在Verilog和VHDL中创建寄存器，将’ R ‘放到RTL中。我们学习了如何创建重置，包括同步和异步，时钟启用，甚至…时钟启用与重置。但是，创建寄存器只是数字设计的一部分。

上个月，我们通过讨论寄存器以及如何在Verilog和VHDL中创建寄存器，将’ R ‘放到RTL中。我们学习了如何创建重置，包括同步和异步，蓝冠注册 时钟启用，甚至时钟启用与重置。但是，创建寄存器只是数字设计的一部分。故事的下一部分是创建组合逻辑。

组合逻辑是我们在第一门数字课程中学习的一种逻辑。组合电路是一组和、或、与非门、NOR甚至异或门，我们通过组装来创建数字设计中的功能。Verilog和VHDL有三种创建组合逻辑的方法:

您可以使用并发分配或连续分配来描述逻辑。

您可以创建实现连续分配的流程。

你可以把方程式放在寄存器的输入端。

今天我们要讲的是第一点。并发(VHDL)和连续(Verilog)作业。我们将看到如何使用它们来实现简单的组合逻辑和缓冲区。出于本文的目的，我将不再说“并发和连续分配”，而是用Verilog的名称“连续分配”来指代它们，蓝冠招商 因为这样可以更近距离地了解所发生的事情。