蓝冠招商《Q374919 》虽然编写RTL并让合成工具接管是很诱人的，但这并不是获得我们想要的结果的最佳方式。在本文中，我们将学习如何在过程块和始终块中创建复杂的组合代码。我们将看一个例子，在这个例子中，蓝冠官网 我们的编码风格在区域结果上提高了10倍。

上个月我们使用SystemVerilog中的连续赋值和VHDL中的并发赋值创建了组合逻辑。这些是创建简单组合逻辑的简单方法。这个月，蓝冠招商 我们要加大赌注。

我们还将消除用合成工具设计硬件与用编译器编写软件是一回事的观念。它不是。不同的是，大多数软件开发人员很少考虑编译器是如何实现他们的代码的。毕竟，如果从对象、链表和数据结构的角度考虑问题，那么就很难从汇编语言指令的角度考虑问题。

硬件工程师没有这种奢侈。当你在和一个新的硬件工程师交谈时，一个明显的迹象是，当这个人对“你期望这能创造什么样的硬件?”“我们需要意识到综合工具将如何解释他们的逻辑，以及在另一端他们将看到什么样的设计。”例如，蓝冠注册 让我们看看一个简单的加法器写在SystemVerilog: