蓝冠注册《Q374919 》我将每两周一次在这个博客上更新我项目的日常进展情况。

欢迎提出任何建议和意见。

h1。项目描述:

为了正确操作DDR2内存，蓝冠注册 我们需要设计一个控制器，它可以断言命令/写入数据(用于写入操作)，也可以在正确的时间接收读出数据(用于读取操作)。

DDR2项目overview.png

为了实现该项目，每个2人团队配备:

1)Denali DDR2 SDRAM型号

2)工具——NCVerilog (Cadence)和dc_shell工具(Synopsys)

第一阶段的情况如下:

阶段1 @ DDR2 SDRAM控制器

DDR2初始化引擎

Phase1目的:

设置DDR2初始化引擎并使FIFO工作。

2011年3月5日,

昨天是史上最长的夜晚。我花了几个小时试图弄明白是什么导致了保持时间的违反。Hold_time_error.jpg

保存时间error@March5th

2011年3月6日,

固定保持时间违反，开始工作在综合，蓝冠官网 但遇到设置时间违反后综合模拟。

用于修正保持时间冲突的各种方法:

方法:在数据路径中添加缓冲区。_

为什么排除?

延迟的数量是几个皮秒。因此，蓝冠 需要大量额外的缓冲区来满足400ps的保持时间要求。

2)方法: advance clock count

为什么使用?

可以让输入出现在DDR2时钟的负边缘之后一点，结果固定了保持时间违反。

也致力于修复我在合成后的模拟过程中遇到的设置时间冲突。